El imposible futuro SoC/APU de AMD (II)

Comentario Original:

Según tu opinión el knights landing de Intel tampoco sería posible.

Según mi opinión confundes churras con merinas.

Pero lo volveré a explicar de forma más concreta, ¿Sabes lo que es el padding? Básicamente son las interconexiones para el cableado de un procesador al exterior.

cpurear_bigSi aumentamos el ancho de banda de un chip aumentando el número de pines entonces el necesitamos más pads/conexiones y por tanto el tamaño del chip aumenta. No obstante la correlación entre el número de pins/bits y el número de pads no es de 1:1. Por ejemplo sabemos que el AMD Fiji tiene dos versiones para un mismo chip, uno con 4096 bits de memoria HBM conectada y otro con 512 bits de memoria GDDR5. A partir de ahí se puede saber que un procesador de 1024 bits GDDR5 y uno de 8192 bits HBM tendrían el mismo tamaño… ¿Sabe la gente lo enorme que seria un procesador de ese tipo? Lo sigo diciendo, sería inviable.

Claro esta que me lo has comparado con el Knights Landing de Intel que es un procesador también pensado para la computación de alto rendimiento.

Intel-Knights-Landing-Processor_Die_1En primer lugar hay que tener en cuenta que el Knights Landing esta fabricado en un nodo muy avanzado, 14nm.

Knights-LandingUn proceso de 14nm no significan el doble de transistores por area que uno de 28nm, significan unos cuatro veces más… ¿pero de cuantos transistores estamos hablando? de unos 8 billones americanos, lo que diríamos unos 8000 millones de transistores (recordad que el billón americano es el millardo español, por lo que el trillón americano es el billón español). La cifra no es muy espectacular si tenemos en cuenta que esta fabricado a 14nm y que por ejemplo el Fiji tiene casi 9 billones americanos y esta fabricado bajo un proceso de 28nm y no de 14nm y el chip de la Titan X tiene unos 8 billones americanos también, pero bajo el proceso de 28nm.

Tampoco nos podemos olvidar que el chip de la Xbox One…XBox_One_SOC… con el area que tiene son 5 billones de transistores a 28nm.

Un chip con unos 8 billones (americanos) de transistores a 14nm no es un procesador que en el fondo vaya a ser muy grande a no ser que el espacio entre transistores sea grande para disipar mejor el calor entre estos, pero es contraproducente porque al aumentar la distancia aumentas la latencia de ciertas operaciones, no obstante aquí entra un elemento importante que he explicado antes, la interfaz de la memoria.

¿Entonces que tiene de especial el Knights Landing? La memoria MCDRAM, aka HMC/Hybrid Memory Cube, que supongo que algunos la habéis confundido con la memoria HBM, ambas memorias se basan el concepto de apilar chips de memoria e interconectarlos en vertical tecnología TSV, pero son memorias que funcionan distinto y han sido desarrolladas de forma distinta.

#HMC

HMC

#HBM

sk_hynix_hbm_dram_3

La diferencia esta en que la memoria HBM esta montada sobre un sustrato/interposer donde va montado también el procesador, en el caso de la memoria HMC no existe ese sustrato interposer sino que cada pila esta montada sobre un chip lógico que es el encargado de comunicar con el procesador. Esto significa que la interconexión del procesador con la memoria HMC y la interconexión del mismo con la memoria HBM son diferentes.

Dicho de otra forma, los 8 chip de memoria HMC necesitan una interfaz mucho menor que los 8 chips de memoria HBM permitiendo con ello un procesador más pequeño y haciendo posible dicha configuración, pero si la interfaz fuesen unos 8 chips de memoria HBM entonces el chip sería mucho más grande y como comente ayer, no se podría fabricar. ¿Cual es el área del Knights Landing? Sobre los 700mm^2, una cifra muy menor que la de un hipotético chip con 8 chips de memoria HBM.

En fin, creo que con esto esta todo aclarado.

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